TSMC, CoWoS에 '플럭스리스 본딩' 적용 추진…AI칩 대형화에 대응 작성일 03-06 139 목록 <div id="layerTranslateNotice" style="display:none;"></div> <strong class="summary_view" data-translation="true">[이슈진단+] AI용 첨단 패키징, 플럭스리스 시대가 온다②</strong> <div class="article_view" data-translation-body="true" data-tiara-layer="article_body" data-tiara-action-name="본문이미지확대_클릭"> <section dmcf-sid="ybXTWHZw0h"> <p contents-hash="c5b86f69f54a17eb49fb13851cfedbfbf6b737fe08066eeb6512cae222fea535" dmcf-pid="WKZyYX5rFC" dmcf-ptype="general">(지디넷코리아=장경윤 기자)대만 주요 파운드리 TSMC가 첨단 패키징 기술인 '플럭스리스(Fluxless)' 본딩을 적용하는 방안을 추진 중이다. 지난해부터 관련 장비를 도입해 평가를 진행해 온 것으로 파악됐다. AI 산업의 발달로 패키징 크기가 점차 확대되면서, 기술 전환의 필요성이 높아졌다는 분석이 제기된다.</p> <p contents-hash="6ccd1ecee5d15796e5cd8beb5980f0cc74292d026b2eed192d55f46fcd538789" dmcf-pid="Y1IDrOCnFI" dmcf-ptype="general"><span>6일 업계에 따르면 TSMC는 2.5D 패키징에 플럭스리스 본딩을 적용하기 위한 공정 평가를 진행하고 있다.</span></p> <p contents-hash="799959482725445996863abc942b609b6a082febd32649b8c0257c47cebeb48f" dmcf-pid="GtCwmIhLuO" dmcf-ptype="general"><span>그간 TSMC는 2.5D 패키징을 'CoWoS(Chip-on-Wafer-on-Substrate)'라는 브랜드명으로 자체 개발해 왔다.</span></p> <p contents-hash="b36144672b59021cdbd19d4f9f0cf4a8933d7cddeb0267ced1ad7a00aa2ee6d6" dmcf-pid="HFhrsClozs" dmcf-ptype="general"><span>TSMC는 지난해 2곳 이상의 해외 주요 반도체 장비업체로부터 플럭스리스 본딩 장비를 들여와, CoWos에 양산 적용하기 위한 평가를 진행하고 있다. 나아가 올 상반기에도 또 다른 협력사와 추가적인 평가를 시작할 예정인 것으로 파악됐다.</span></p> <figure class="figure_frm origin_fig" contents-hash="ac62906563a33d9d988cbcedf588c42c6e9e63d15b74de0909c6aa1662c22356" dmcf-pid="X3lmOhSgFm" dmcf-ptype="figure"> <p class="link_figure"><img alt="데이터센터용 AI 가속기에 활용된 TSMC의 CoWoS 내부 구조(사진=TSMC)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202503/06/ZDNetKorea/20250306141648725kjlv.jpg" data-org-width="640" dmcf-mid="QcDNAEwM3S" dmcf-mtype="image" height="auto" src="https://img1.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202503/06/ZDNetKorea/20250306141648725kjlv.jpg" width="658"></p> <figcaption class="txt_caption default_figure"> 데이터센터용 AI 가속기에 활용된 TSMC의 CoWoS 내부 구조(사진=TSMC) </figcaption> </figure> <p contents-hash="59f5fab6ff36bbebd00eaea96302541e52ff0a240412ae3a7f3351825f628426" dmcf-pid="Z0SsIlvazr" dmcf-ptype="general"><span>2.5D 패키징은 칩과 기판 사이에 넓다란 실리콘 인터포저 위에 반도체 다이(Die)를 수평 배치하는 기술이다. 기판만을 활용하는 기존 2D 패키징에 비해 회로를 더 밀도있게 연결할 수 있다. 특히 HBM과 고성능 GPU를 연결하는 데이터센터용 AI 가속기 분야에서 CoWoS에 대한 수요가 높다.</span></p> <p contents-hash="4ba79d4033212965a8c5cac0354689472d283039bd0c4b192bb705c9dcb35594" dmcf-pid="5pvOCSTNpw" dmcf-ptype="general"><span>TSMC는 그간 CoWoS에 플럭스(Flux)를 활용해 왔다. 플럭스는 칩과 인터포저를 연결하는 미세한 범프의 접착력을 높이고, 접합 품질을 떨어트리는 산화막을 방지하는 역할을 맡고 있다.</span></p> <p contents-hash="27ce08cab5e4d041f73ab66dc58f38482bdac1080bab05f933e64435cf9a4974" dmcf-pid="1UTIhvyjpD" dmcf-ptype="general"><span>그러나 CoWoS는 점차 플럭스를 쓰기 어려워지는 환경으로 진화하고 있다. 플럭스는 범프의 접합이 끝난 뒤 제거(세정)돼야 하는데, 인터포저 크기가 커지면 가운데에 묻은 플럭스를 완전히 제거하기가 어렵기 때문이다. 플럭스가 잔존하면 칩 신뢰성이 저해될 수 있다.</span></p> <p contents-hash="445620315d64869339f83f0e9c769bea089c9e623492b3e6bc82a4ca34d2ec58" dmcf-pid="tzYlvWGk3E" dmcf-ptype="general"><span>실제로 TSMC의 CoWoS 패키징 내 인터포저 크기는 지난 2023년 기준 80x80mm 수준이었다. 레티클(포토마스크; 반도체 회로를 새기기 위한 원판) 대비 약 3.3배 크다.</span></p> <p contents-hash="1e3279be0af4f9bc594c90bcdb3235b9be8dc4ab99c5d3d1b91b3d243d3095bc" dmcf-pid="FqGSTYHE3k" dmcf-ptype="general"><span>TSMC는 이를 오는 2026년 100x100mm(레티클 대비 5.5배)까지 확대할 계획이다. 2027년에는 120x120mm(레티클 대비 8배) 수준으로 커진다. AI 가속기에 요구되는 컴퓨팅 성능이 높아질수록 더 많은 칩을 내장해야 하기 때문에, 인터포저의 크기도 덩달아 커지는 </span><span>추세다.</span></p> <figure class="figure_frm origin_fig" contents-hash="e508dc1a7689f493da860950b0891a35fa472d09445828fd53ef0d2ef9288989" dmcf-pid="3BHvyGXDUc" dmcf-ptype="figure"> <p class="link_figure"><img alt="TSMC의 CoWoS 내 인터포저 크기 전망(사진=TSMC)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202503/06/ZDNetKorea/20250306141650009btnv.png" data-org-width="640" dmcf-mid="xFoeJLg23l" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202503/06/ZDNetKorea/20250306141650009btnv.png" width="658"></p> <figcaption class="txt_caption default_figure"> TSMC의 CoWoS 내 인터포저 크기 전망(사진=TSMC) </figcaption> </figure> <p contents-hash="540e9cb5e6819f8c490f8972e408c1046544c53e16253b746d0590f8b34a1155" dmcf-pid="0bXTWHZwzA" dmcf-ptype="general">플럭스리스 본딩은 이 문제를 해결할 수 있는 대안으로 꼽힌다. 플럭스리스는 플럭스를 사용하지 않고 범프의 산화막을 제거하는 기술이다. 때문에 해외 주요 반도체 장비기업들이 관련 기술 개발에 주력하고 있다.</p> <p contents-hash="c109b5eb7c6f14e08e318d2cfd7f6588023efcaf3cf3bf140b69a11eaf2e37db" dmcf-pid="pKZyYX5rFj" dmcf-ptype="general"><span>TSMC도 향후 CoWoS에 플럭스리스 본딩을 적용하는 방안을 적극 검토하는 분위기다. 특히 TSMC는 지난해 CoWoS 수율 향상에 난항을 겪은 바 있어, 플럭스리스를 비롯한 대안 기술에 관심을 기울일 수 밖에 없다는 게 업계의 전언이다.</span></p> <p contents-hash="0cd31386737c648b5dc76a940cf279fcf677e9ce4706425066f68bb3431ec60a" dmcf-pid="U95WGZ1muN" dmcf-ptype="general"><span>반도체 업계 관계자는 "현재 TSMC는 플럭스리스 본더를 소량 들여와 연구개발(R&D) 단계에서 평가를 진행하는 중"이라며 "올해까지 테스트가 마무리 될 것으로 보고 있다"고 설명했다.</span></p> <p contents-hash="bd6a9ede147ea39f127f57c9fcae77b93f7a9b85554d3122db44ac9dd0e2cbfd" dmcf-pid="u21YH5ts0a" dmcf-ptype="general">장경윤 기자(jkyoon@zdnet.co.kr)</p> </section> </div> <p class="" data-translation="true">Copyright © 지디넷코리아. 무단전재 및 재배포 금지.</p> 관련자료 이전 '나솔사계' 10기 상철, 22기 정숙 부모와 상견례 중 눈물 "일생일대 자리" [TV스포] 03-06 다음 [민주당 왜 '타다' 죽였나-3] "혁신 관심없는 나라에 K엔비디아 뜨겠나" 03-06 댓글 0 등록된 댓글이 없습니다. 로그인한 회원만 댓글 등록이 가능합니다.
