KAIST·삼성전자, 대학 연구실에 14나노 핀펫 공정 개방 작성일 07-16 32 목록 <div id="layerTranslateNotice" style="display:none;"></div> <div class="article_view" data-translation-body="true" data-tiara-layer="article_body" data-tiara-action-name="본문이미지확대_클릭"> <section dmcf-sid="FDnesdMViB"> <p contents-hash="61ae91451912b30489752a5b623614c7b9060ca2660fd0c90b25ff6b4ddda3c8" dmcf-pid="3wLdOJRfdq" dmcf-ptype="general">국내 대학 연구실에서도 삼성전자의 14나노 핀펫(FinFET) 첨단 공정을 활용해 실제 반도체 칩을 설계하고 제작·검증할 수 있는 길이 열렸다. 그동안 높은 제작 비용과 인프라 한계로 대학이 접근하기 어려웠던 첨단 공정이 교육 현장에 전면 개방되면서, 국내 시스템반도체 인재 양성이 이론 중심에서 실무 중심으로 한 단계 도약할 전망이다.</p> <div contents-hash="cf8e848d666dea9432983b3b47cbca5a8d33b7c7ef392707e6f48eb43f7be0d6" dmcf-pid="0roJIie4ez" dmcf-ptype="general"> KAIST 반도체설계교육센터(IDEC)는 동탄교육장에서 삼성전자와 '시스템반도체 14나노 공정 지원'을 위한 업무협약을 체결했다고 16일 밝혔다. 이번 협약은 정부 지원사업인 '반도체핵심IP 설계전문인력양성사업'의 일환으로, 국내 대학원생과 연구자들에게 산업 현장 수준의 첨단 설계 경험을 제공하기 위해 마련됐다. </div> <figure class="figure_frm origin_fig" contents-hash="022cf5b739fd36dad23684ec67fff78859fbbae37f333f04ac66c421889662b0" data-idxno="447755" data-type="photo" dmcf-pid="pmgiCnd8R7" dmcf-ptype="figure"> <p class="link_figure"><img alt=" KAIST 반도체설계교육센터(IDEC)는 동탄교육장에서 삼성전자와 '시스템반도체 14나노 공정 지원'을 위한 업무협약을 체결했다고 16일 밝혔다. / KAIST" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202607/16/552810-SDi8XcZ/20260716104929548zdmy.jpg" data-org-width="600" dmcf-mid="tigiCnd8Jb" dmcf-mtype="image" height="auto" src="https://img1.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202607/16/552810-SDi8XcZ/20260716104929548zdmy.jpg" width="658"></p> <figcaption class="txt_caption default_figure"> KAIST 반도체설계교육센터(IDEC)는 동탄교육장에서 삼성전자와 '시스템반도체 14나노 공정 지원'을 위한 업무협약을 체결했다고 16일 밝혔다. / KAIST </figcaption> </figure> <p contents-hash="4ef892cc31fc779f75e89d7d8dfc8d6f4daf5ac22f9247e14602064e12815ecd" dmcf-pid="UsanhLJ6Ru" dmcf-ptype="general">반도체 칩 제작은 설계한 회로를 웨이퍼에 구현하고 성능을 검증하는 핵심 과정이다. 하지만 14나노 핀펫 공정은 한 번 제작하는 데 약 60억원이 소요될 정도로 비용이 높고 고도의 전문 설계 환경이 필요해 개별 대학이 독자적으로 활용하기에는 큰 제약이 있었다. 핀펫(FinFET)은 전류가 흐르는 통로를 물고기 지느러미처럼 입체적으로 세운 구조로, 기존 평면 구조보다 성능이 뛰어나고 전력 소모가 적어 스마트폰 AP, AI 반도체, 고성능 컴퓨팅(HPC) 등에 필수적인 기술이다.</p> <p contents-hash="338caf08795d32f8a9fb43a4510d66cbbe8c1556daf892a30024634d7e7619fc" dmcf-pid="uONLloiPJU" dmcf-ptype="general">이번 협약에 따라 KAIST IDEC은 고사양 서버와 첨단 설계 툴을 갖춘 전용 인프라를 구축하고, 14나노 공정 설계 전문 연구인력을 배치해 전국 대학 연구실이 공동 활용할 수 있는 지원 체계를 마련했다.</p> <p contents-hash="0bcc306972c5ae01adfa0679bee29e7452f9720c60b084115a1171aa8962a01b" dmcf-pid="7IjoSgnQRp" dmcf-ptype="general">삼성전자는 매년 여러 설계팀의 칩을 하나의 웨이퍼에 제작하는 'MPW(Multi-Project Wafer)' 방식을 통해 14나노 핀펫 공정을 비롯해 28나노 LPP·FD-SOI, 130나노 BCDMOS 등 다양한 공정 기반의 칩 제작을 지원한다. 이를 통해 향후 5년간 국내 대학에 총 1160개의 칩 제작 기회가 제공되고, 매년 약 600명의 대학원생과 연구자가 실전 설계 과정에 참여할 수 있을 것으로 예상된다.</p> <p contents-hash="78385856821b18b0d4b4b119cc43117f5d359f0760f35c8102dbe65b16e0c8c9" dmcf-pid="zCAgvaLxd0" dmcf-ptype="general">박상훈 삼성전자 상무는 "우수한 설계 인재 육성은 국가 반도체 산업 경쟁력을 높이는 중요한 기반"이라며 "이번 협력이 삼성전자뿐 아니라 국내 반도체 생태계 전반의 경쟁력 강화에 도움이 되기를 기대한다"고 말했다.</p> <p contents-hash="378467a0c7b29e2f70fdaf8a841016f770061674300f6b400aeadb0231ce4a10" dmcf-pid="qWmEXDcnd3" dmcf-ptype="general">박인철 KAIST IDEC 소장은 "이번 협약은 학생들이 산업 현장에서 활용되는 첨단 공정 환경에서 실제 칩을 설계하고 제작·검증까지 경험할 수 있는 중요한 계기"라며 "산업계와의 협력을 바탕으로 시스템반도체 전문인력 양성 기반을 지속적으로 확대해 나가겠다"고 밝혔다.</p> <p contents-hash="7cbdc562f0080879a45914cdf7fc4a7d38622418c15ea9f0a573f273ec6c9780" dmcf-pid="BYsDZwkLMF" dmcf-ptype="general">박혜원 기자<br>sunone@chosunbiz.com</p> </section> </div> <p class="" data-translation="true">Copyright © IT조선. 무단전재 및 재배포 금지.</p> 관련자료 이전 국민체육진흥공단, 스포츠산업 취업 지원 프로그램 참가자 모집 07-16 다음 9월부터 개인정보 유출 '징벌적 과징금' 시행…은닉 땐 제재 강화 07-16 댓글 0 등록된 댓글이 없습니다. 로그인한 회원만 댓글 등록이 가능합니다.
