앞서가는 TSMC…옹스트롬급에서 '후면 전력-기존 설계' 동시 달성 작성일 08-18 34 목록 <div id="layerTranslateNotice" style="display:none;"></div> <div class="article_view" data-translation-body="true" data-tiara-layer="article_body" data-tiara-action-name="본문이미지확대_클릭"> <section dmcf-sid="GvDUGZRfEt"> <figure class="figure_frm origin_fig" contents-hash="9bddd61c9b44d3a6ff8f4b9ade43be482684bccb7c0b8c09de51dd29816ca63c" dmcf-pid="HTwuH5e4D1" dmcf-ptype="figure"> <p class="link_figure"><img alt="TSMC '슈퍼 파워 레일(SPR)' 후면 전력 공급 방식 개념도. 〈이미지=TSMC〉" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202608/18/etimesi/20260818170254818qdjf.png" data-org-width="500" dmcf-mid="YigZhvfzmF" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202608/18/etimesi/20260818170254818qdjf.png" width="658"></p> <figcaption class="txt_caption default_figure"> TSMC '슈퍼 파워 레일(SPR)' 후면 전력 공급 방식 개념도. 〈이미지=TSMC〉 </figcaption> </figure> <p contents-hash="928753c275db26831eccf8fcd3a385546af9028066c5417844696ff22736c050" dmcf-pid="Xyr7X1d8w5" dmcf-ptype="general">TSMC가 옹스트롬급(2나노 이하) 최첨단 선단 공정인 A16에서 후면 전력 공급 기술 우위를 확보하며 경쟁에서 한 발 앞섰다. 후면 전력 기술은 기존 칩에서 전력 공급 경로와 신호 경로가 동일 공간에 혼재하며 발생하던 병목 현상을 해결하기 위해 등장한 기술이다.</p> <p contents-hash="34dd2dac066a7e1e3508a70729fd6ef06a2503de4314797aac6a26cd63472817" dmcf-pid="ZWmzZtJ6DZ" dmcf-ptype="general"><span>18일 업계에 따르면 TSMC는 업계 최초로 '슈퍼 파워 레일(SPR)' 후면 전력 공급 방식이 적용된 옹스트롬급 CMOS 플랫폼 A16을 성공적으로 개발·검증했다. </span><span>기존 N2P(N2 개량버전) 공정의 게이트 밀도와 설계 유연성(NanoFlex)을 그대로 유지한 것이 이번 성과의 핵심이다. </span></p> <p contents-hash="2c549e3cb8e06cdb12889ded76acd2a64526566b4870d74f5d37adc2518ee0d9" dmcf-pid="5Ysq5FiPIX" dmcf-ptype="general">기존 반도체 칩에서는 전력 배선(전기 공급)과 신호 배선이 모두 칩 앞면에 함께 배치된다. 그런데 <span>공정이 미세화될수록 두 배선이 좁은 공간에서 서로 간섭하면서 </span><span>배선 혼잡(병목) 심화와 </span><span>전기 저항 증가로 인한 전압 강하(IR Drop) 문제가 발생한다. </span></p> <p contents-hash="73a7ffe99559b6d2a58c4b204386358c796e4bc92a21af25f400412b76d69c27" dmcf-pid="1GOB13nQDH" dmcf-ptype="general"><span>이를 해결하기 위해 후면 전력 기술을 적용하려면 트랜지스터 배치 방식이나 셀 구조를 상당 부분 변경해야 한다. </span>공정이 미세화될수록 이 문제는 심화되며, 전기를 칩 뒷면에서 공급하기 위해서는 기존 셀 라이브러리와 설계 노하우를 일부 포기해야 하는 경우가 일반적이었다.<span></span></p> <p contents-hash="0390149bbecf47e164436e4e6225608340f3d0bc6874cd6bd2d332182f5e951d" dmcf-pid="tHIbt0LxDG" dmcf-ptype="general"><span>TSMC는 </span><span>전력 공급 경로를 칩 뒷면으로 완전히 분리하고, 전용 접촉(VB)을 통해 각 트랜지스터의 소스와 드레인에 직접 전력을 연결하는 방식을 적용했다. 이 과정에서 앞면의 게이트 구조와 셀 크기, 레이아웃 면적을 거의 변경하지 않아 기존 설계와의 호환성을 유지할 수 있었다.</span></p> <p contents-hash="68f52f0827e014e8f0969905d06adff7445bd73e089c54647eea51375ba143c2" dmcf-pid="FXCKFpoMOY" dmcf-ptype="general">성능 향상 폭도 뚜렷하다. N2P 대비 동일 전력에서 속도를 8~10% 높이거나, 동일 속도에서 전력을 15~20% 줄일 수 있다. 칩 밀도 역시 8~10% 높아진다. 복잡한 신호 경로와 고밀도 전력망이 필수인 AI·고성능 컴퓨팅(HPC) 칩에 특히 적합한 것으로 평가된다. A16 공정의 양산은 올해 4분기부터 시작될 예정이다.</p> <p contents-hash="2d9244ff32e94bda0f3c6cc181ec687a2b5cbeb7d475009d8bd6ce564d3fc80f" dmcf-pid="3Zh93UgRIW" dmcf-ptype="general">후면전력공급을 먼저 상용화한 인텔의 경우 '파워 비아'는 테스트 단계에서 핀 수 조정과 금속 피치 완화 등 기존 셀 구성을 변경하고 셀 아키텍처를 재설계한 바 있다. 삼성전자 역시 SF2 공정에서 후면 전력 도입을 추진 중인 것으로 알려졌으나, 인텔과 유사한 방향으로 진행될 가능성이 높다.</p> <p contents-hash="db76794eacc4d5089dc588977625893eb722aebe1d5796655c7c09862a15866e" dmcf-pid="05l20uaemy" dmcf-ptype="general"><span>업계 관계자는 “해당 성과는 AI 가속기처럼 전력과 성능을 동시에 확보해야 하는 제품에서 설계 부담을 줄이면서 효율을 높일 수 있는 기술”이라며 “</span><span>옹스트롬급 시대에는 공정 기술과 설계 생태계 양면에서 기술 경쟁이 치열해지고 있다</span>”<span>고 설명했다</span></p> <p contents-hash="411cdbeed6adbe1b976d1bb684008d94302a4aea554e18dfce33f6c3552277e6" dmcf-pid="p1SVp7NdmT" dmcf-ptype="general">이형두 기자 dudu@etnews.com</p> </section> </div> <p class="" data-translation="true">Copyright © 전자신문. 무단전재 및 재배포 금지.</p> 관련자료 이전 韓과학·산업계 지원 나선 오픈AI… AI인프라 진화 기대감↑ 08-18 다음 국가대표 AI, ‘배점 설계’ 실패했다…AAII 1위 모티프 탈락의 역설 [김현아의 IT세상읽기] 08-18 댓글 0 등록된 댓글이 없습니다. 로그인한 회원만 댓글 등록이 가능합니다.
